2012年5月13日日曜日

割り込み

次はCPU割り込み処理を実装する。
ARMには7種類の割り込みがある。
リセット、未定義命令、ソフトウェア割り込み、プリフェッチアボート、データアボート、IRQ、FastIRQ

割り込みハンドラは割り込みベクタにアドレスを設定する。
割り込みベクタは通常は0x00000000に、上位ベクタ機能を有効にした場合は0xFFFF0000にある
 ARM v7 Architecture Reference Manualの54ページA2.6 例外

割り込みからの復帰はlrレジスタを使う。しかし割り込みの種類によって復帰命令が異なる
以下の表に割り込みの一覧と復帰命令を記載する

■割り込みベクタ
割り込み オフセット 復帰命令 説明
リセット 0 なし CPUリセット時に実行される
未定義命令 4 movs pc, lr CPUがサポートしていない不正な命令を実行しようとした場合に呼び出される
ソフトウェア割り込み 8 movs pc, lr ソフトウェア割り込み命令SWIを実行した場合に呼び出される。大方の場合カーネルサービス呼び出しに使用する
プリフェッチアボート 12 subs pc, lr, #4 命令コードをフェッチしようとしたときにコードを読み出そうとしたアドレスからメモリ読み出しが出来なかったときに呼び出される。MMUが有効化していて仮想アドレスのエントリが不在となっている場合に発生する
データアボート 16 subs pc, lr, #8 読み出そうとしたアドレスからメモリ読み出しが出来なかったときに呼び出される。MMUが有効化していて仮想アドレスのエントリが不在となっている場合に発生する
未使用 20
未使用の割り込みエントリ
IRQ 24 subs pc, lr, #4 ハードウェアからIRQが発生したときに呼び出される。
FastIRQ 28 subs pc, lr, #4 ハードウェアからIRQが発生したときに呼び出される。

■割り込みベクタ設定例
アセンブラ命令で割り込みベクタの各エントリに割り込みハンドラへのジャンプ命令を設定する。
割り込みベクタ先頭をinterrupt_vector_startとすると以下のように記述する

interrupt_vector_start:
    ldr pc, =_reset;
    ldr pc, =_invalid_opcode;
    ldr pc, =_service;
    ldr pc, =_prefetch_abort;
    ldr pc, =_data_abort;
    nop;
    ldr pc, =_irq;
    ldr pc, =_fast_irq;



■上位ベクタ
通常の割り込みベクタアドレスは0x00000000だが、これを上位アドレス0xFFFF0000に移すことができる。上位ベクタ機能はCP15 C1 Control RegisterのVビットを1にセットすることで有効化できる
当然のことながらMMUを有効化して0xFFFF0000の仮想アドレスに対するメモリを設定しておく必要がある。

31   30     29     28      27    26    25  24                     13 12 11 10        2    1   0
+---------------------------------------------------------------------+
| 0 | TE | AFE | TRE | NMFI |  0  | EE |            0          | V | I | Z |    0    | C | A | M |
+---------------------------------------------------------------------+


■上位ベクタ有効化

unsigned long value;
asm("mrc p15, 0, %0, c1, c0, 0" : "=r"(value));

value |= (1 << 13);

asm("mcr p15, 0, %0, c1, c0, 0;" : : "r"(value));

2012年5月7日月曜日

MMU有効化

ページテーブルのフォーマットがわかったのでMMUを有効化してみる
有効化はコプロセッサ操作で行う。


MMUを有効化するコプロセッサレジスタはCP15レジスタC1 Control Register
Cortex-A8 Technical Reference Manualの122ページ 3.2.25 c1, Control Register参照

■CP15 C1 Control Registerフォーマット


31   30     29     28      27    26    25  24                     13 12 11 10        2    1   0
+---------------------------------------------------------------------+
| 0 | TE | AFE | TRE | NMFI |  0  | EE |            0          | V | I | Z |    0    | C | A | M |
+---------------------------------------------------------------------+

MMUを有効化する場合はTTBRレジスタにページテーブルの物理アドレスを指定した状態でCP15 C1レジスタのMビットを1にする。

コプロセッサの値変更はアセンブラコプロセッサ命令を使用する


■コプロセッサレジスタ値取得

unsigned long value;

asm("mrc p15, 0, %0, c1, c0, 0" : "=r"(value));


■コプロセッサレジスタ値設定
unsigned long value = 設定値;

asm("mcr p15, 0, %0, c1, c0, 0;" : : "r"(value));


■MMU有効化

unsigned long value;
asm("mrc p15, 0, %0, c1, c0, 0" : "=r"(value));

value |= 1;

asm("mcr p15, 0, %0, c1, c0, 0;" : : "r"(value));

2012年4月13日金曜日

仮想メモリ・・・その準備

仮想メモリの実現を2方法検討

(1)タスク毎に独立した4Gbyteのメモリ空間
この場合はタスクスイッチ時にページテーブルを切り替える
全てのタスクが広大なメモリ空間を扱えるが、タスクスイッチコストが重い

(2)カーネルとユーザータスクが4Gbyteのメモリ空間を共有
  カーネルAPI呼び出し時にページテーブルを切り替える必要がない
ただし、カーネルとユーザーでメモリ空間を折半することになる


まずはいずれの場合でも必要となるページ機能有効化とページテーブルの設定方法を確認
例によって仕様書

■Cortex-A8仕様書
Cortex-A8 Technical Reference Manual


ページテーブルの物理アドレスはARMコプロセッサで設定する
設定するコプロセッサレジスタはTranslation Table Base Register(略してTTBR)

136ページ 3.2.31 c2, Translation Table Base Register 0
137ページ 3.2.32 c2, Translation Table Base Register 1

TTBR0がユーザープロセス用、TTBR1がOS用ということらしい。
TTBR0とTTBR1のどっちを使うか、または両方使うかはTranslation Table Base Control Register(略してTTBCR)で設定する
138ページ 3.2.33 c2, Translation Table Base Control Register

OS用であるTTBR1は固定で16kbyteのサイズを持つテーブルへのアドレスを保持する。
それに対してTTBR0が指すテーブルはTTBRC.Nビットで指定されるサイズになる。このサイズは128byte~16kbyteである。
N=0の時に最大サイズ16kbyteになる。この時はTTBR0で指定されるページテーブルのみでアドレス変換が行われる。これはARMv6仕様の仮想メモリ機構と同一動作となる。

■TTBRフォーマット

31                           14 13               5 4       3   2   1   0
+------------------------------------------------+
|    Base Address           |         0          | RGN | P | 0 | C |
+------------------------------------------------+

ページテーブルは16kbyteのサイズ(TTBCRで変えられる)
RGN、P、Cはページテーブルのキャッシュに関する設定
面倒だからオール0(キャッシュしない)でまずは試す

ページテーブル内のフォーマットについてはARM v7 Architecture Reference Manualを参照する

■TTBCRフォーマット

31                                               6     5     4   3        0
+------------------------------------------------+
|                        0                         |PD1|PD0| 0 |    N   |
+------------------------------------------------+

セキュリティ拡張機能が実装されている場合の話だが、PD0, PD1はTTBR0,1それぞれを使ってアドレス変換をするかどうかを指定する。
1だと変換しない。例えばPD0=1とするとTTBR0によるページ変換をしなくなる。
もしTTBR0で指定されるページテーブルでアドレス変換しなければならない場合はページフォールトが発生する。

セキュリティ拡張機能が実装されていない場合はPD0、PD1は存在しない。NビットのみがTTBCRに存在することになる。

NはTTBR0のサイズを指定、すなわちTTBR0でアドレス変換をするメモリ範囲を指定する。
12-NがTTBR0を使ってアドレス変換する第1レベル記述子のインデックス範囲になる。
N=0なら12ビット範囲(0~0xFFF)、すなわち全第1レベル記述子範囲がTTBR0になる。
N=7なら5ビット範囲(0~32)、すなわち第1レベル記述子の最初の方、メモリアドレスで言うと0~0x2000000(2^5*256*4096)がTTBR0になる。

Linuxカーネルみたいに0xC0000000~0xFFFFFFFFをカーネル領域としてTTBR1に変換させたい場合は・・・、残念ながらN=1で0~0x80000000がTTBR0範囲となるためこの仕組みでは実現できない。

■ページテーブルフォーマット
ARM v7 Architecture Reference Manualの729ページ B4.7.4 第1 レベル記述子

第1レベル記述子はコアースページテーブル、セクションテーブル、スーパーセクションテーブルの3種類がある
とりあえずコアースページテーブルで実装する。


(コアースページテーブル)

31                                                10  9    8          5 4  2 1   0
+------------------------------------------------------+

|    第2レベル記述子 Base Address       | IMP | Domain |  0  | 01  |
+------------------------------------------------------+

IMPの部分が何を意味するか良くわからない。
どうもユーザーが勝手に使って良いビットのようだが・・・。とりあえず0にしておく。
Domainはアクセス権に関係する設定。
別途ドメインアクセス制御レジスタ(DACR)を使ってあるメモリ領域ごとにアクセス権を設定できる。まずは0を指定して全領域ドメイン0で動かす。


■第2レベル記述子
ARM v7 Architecture Reference Manualの733ページB4.7.7 第2 レベル記述子 - コアースページテーブルのフォーマット

1ページメモリを4kbyteで扱う場合はスモールページを使う


(スモールページ)

31                                                12 11 10 9    8 7    6 5     4  3   2   1  0
+---------------------------------------------------------------+
|    物理メモリページ Base Address       | AP3 | AP2 | AP1 | AP0 | C | B | 10 |
+---------------------------------------------------------------+

APはアクセス権設定に関係する。詳細は 710ページ B4.3 メモリアクセスの制御を参照
Cはキャッシュ可能か否か。1で可能
Bはバッファ可能か否か。1で可能


上記は古いARMのフォーマット。Cortex-A8はVMSAv7なので以下のフォーマット

31                                                12  11  10     9    8    6 5  4   3   2   1  0
+----------------------------------------------------------------+
|    物理メモリページ Base Address       | nG | S | APX | TEX | AP | C | B | 10 |
+----------------------------------------------------------------+

C,Bの詳細は713ページ B4.4.1 C、B、TEX のエンコードを参照

2012年4月10日火曜日

coutではなくbout

UART3からデータ出力できるようになったので文字列出力ライブラリを作成する
C++では標準でcoutという出力ストリームがあるのでこれを真似る
BeagleBoardなのでboutという名前にしておこうか

実装は適当なC++のiostreamヘッダーを参考にして出力先がUARTになるようなものにする